Circuiti di indirizzamento della memoria · Memoria RAM RAM: Random A ... 6KB di memoria ROM 512B...

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Maurizio Palesi 1

Circuiti di Circuiti di Indirizzamento della Indirizzamento della

MemoriaMemoriaMaurizio Palesi

Maurizio Palesi 2

Memoria RAMMemoria RAM RAM: Random Access Memory

Tempi di accesso indipendenti dalla posizioneStatica o Dinamica

Valutata in termini diDimensione (di solito espressa in MBytes)Velocità (intesa come tempo di accesso solitamente in

ns)Dissipazione di potenza (in Watt assoluti o per bit)Costo (molto aleatorio)Integrazione (o densità) solitamente espressa in m

relativamente alla dimensione minima definibile del processo tecnologico utilizzato

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RAM StaticaRAM Statica Per memorizzare un bit sono necessari 4 o 6

trasistorBassa densità e quindi bassa capacità per chipAlta potenza dissipataBassi tempi di accesso alta velocità

Usata per i registri interni al processore e per la Cache

WECEOE

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Ciclo di Lettura in una SRAMCiclo di Lettura in una SRAM

indirizzo valido

dati non validi dati validi

Indirizzi

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RAM DinamicaRAM Dinamica Per memorizzare un bit è necessario 1 solo trasistor MOS

Si sfrutta la carica immagazzinata nella capacità parassita del gateAlta densità e quindi alta capacità per chipBassa potenza dissipataNecessita dei cicli di rinfresco per evitare la perdita di carica sulla

capacità parassitaNecessita di controllo di erroreBisogna indirizzare prima le righe e poi le colonne della matrice di

bit (o byte)Alti tempi di ciclo di lettura velocità più bassa delle statichePer l’interfacciamento con la CPU e la gestione del refresh

necessitano, praticamente sempre, di un dispositivo chiamato DRAM Controller

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Ciclo di Lettura in una DRAMCiclo di Lettura in una DRAM

Data Out

A Row Address

Output EnableDelay

Col Address Row Address JunkCol Address

Data High Z

Early Read Cycle: OE asserted before CAS Late Read Cycle: OE asserted after CAS

Junk Data Out High ZtRAC

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Organizzazione della MemoriaOrganizzazione della Memoria

Parametri da considerareTipo di IC, loro parallelismo e dimensioneParallelismo del BUS dati e dimensione complessiva desiderata

Per aumentare il parallelismo si può sfruttare il principio del Memory Interleaving

1 byte 1 byte 1 byte 1 byte

Data(4 byte)

Address

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Decodifica degli IndirizziDecodifica degli IndirizziIndirizzamento GerarchicoIndirizzamento Gerarchico

Indirizzi a 16 bit (memoria indirizzabile 64K) 1 banco di memoria da 16K 4 banchi di memoria da 8K

A14A15

16K32K

32K48K

32K40K

40K48K

16K24K

24K32KA13

Maurizio Palesi 9

Decodifica degli IndirizziDecodifica degli IndirizziIndirizzamento GerarchicoIndirizzamento Gerarchico

Indirizzi a 16 bit (memoria indirizzabile 64K) 3 banchi di memoria da 8K 2 banchi di memoria da 4K

A14A15

8K16K 48K56K 56K64K 0K4K 4K8K

0K8K8K16K16K24K24K32K32K40K40K48K48K56K56K64K

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Decodifica degli IndirizziDecodifica degli IndirizziIndirizzamento LineareIndirizzamento Lineare

Indirizzi a 16 bit (memoria indirizzabile 64K) 3 banchi di memoria da 8K 2 banchi di memoria da 4K

A14A15

8K16K 48K56K 56K64K 0K4K 4K8K

4K8K8K12K12K16K16K20K20K24K24K28K28K32K32K36K36K40K40K44K44K48K48K52K52K56K56K60K60K64K

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Collegamento dei Chip di Memoria in Collegamento dei Chip di Memoria in ParalleloParallelo

Dispongo di chip di memoria con parallelismo di 4 bit e voglio ottenere da questi un chip con parallelismo 8 bit

A0A7 D0D3

4bitA0A7

E D0D7

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Decodifica degli IndirizziDecodifica degli IndirizziIncompletaIncompleta

6KB di memoria ROM Dispongo di chip 2316

512B di memoria RAM Dispongo di chip 2111

2111256

A0A7 D0D3

23162Kx

A0A10 D0D7

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6KB di memoria ROM

512B di memoria RAM

2x2111256

A0A7 D0D7

23162Kx

A0A10 D0D7

23162Kx

A0A10 D0D7

23162Kx

A0A10 D0D7

2x2111256

A0A7 D0D7

Maurizio Palesi 14

Si vogliono mappare questi 6.5KB in questo modo (si consideri un indirizzamento a 16 bit)

21116.25K6.5K

21116K6.25K

23164K6K

23162K4K

23160K2K

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Circuito di decodifica degli indirizzi per le ROM (0KB6KB) Da 0K a 2K se A11=A12=0 Da 2K a 4K se A11=1 e A12=0 Da 4K a 6K se A11=A12=1

23162Kx

A0A10 D0D7

23162Kx

A0A10 D0D7

23162Kx

A0A10 D0D7

A11A12

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Circuito di decodifica degli indirizzi per le RAM (6KB6.5KB) Da 6K a 6.25K se A11=A12=1, A8=0 Da 6.25K a 6.5K se A11=A12=1, A8=1

A11A12

2x2111256

A0A7 D0D3

2x2111256

A0A7 D0D3

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Decodifica degli IndirizziDecodifica degli IndirizziIncompleta vs CompletaIncompleta vs Completa

Decodifica incompleta degli indirizzi I bit del bus degli indirizzi sono 16 ma la logica di decodifica ne ha utilizzato

soltanto 13 Non c’è una corrispondenza biunivoca tra indirizzo e cella di memoria

Indirizzi diversi possono essere mappati sulla stessa cella di memoria Si ha una periodicità di 8KB

Decodifica completa degli indirizzi Corrispondenza di biunivocità tra indirizzo e cella di memoria Occorre prendere in considerazione i bit di indirizzo non considerati (A13,

A14, A15) Per esempio, se anche uno di questi è diverso da 0 allora tutti i chip devono

essere disabilitati

Naturalmente l’utilizzo dei decodificatori avrebbe semplificato notevolmente il progetto

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Decodifica ad Indirizzo Base VariabileDecodifica ad Indirizzo Base Variabile

Si vogliono mappare 4KB di memoria all’interno di uno spazio di indirizzamento di 64KB a partire da una delle qualsiasi 64KB/4KB=16 possibili partizioni

4K8K8K12K12K16K16K20K20K24K24K28K28K32K32K36K36K40K40K44K44K48K48K52K52K56K56K60K60K64K

Enable

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