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Esercitazione di Calcolatori ElettroniciIng. Battista Biggio
Corso di Laurea in Ingegneria Elettronica
Esercitazione 1 (Capitolo 2)
Reti Logiche
Calcolatori Elettronici Reti Logiche - Ing. Battista Biggio 2
Sommario
• Mappe di Karnaugh
• Analisi e sintesi di reti combinatorie
• Analisi e sintesi di reti sequenziali sincrone
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Semplificazione ottimacon mappe di Karnaugh
• Semplificare le seguenti funzioni booleane informa canonica SP con mappe di Karnaugh:
F = x ! z + y ! z + yz + xyz
G = wyz + vw ! z + vwy + vwz + v !w ! y ! z
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Semplificazione di F
• Tabella di verità:
x y z F x y z F
0 0 0 1 1 0 0 1
0 0 1 0 1 0 1 0
0 1 0 1 1 1 0 1
0 1 1 0 1 1 1 1
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Semplificazione di F
• Mappe di Karnaugh
1
0
11 10 01 00 z
x y
1
1 1 1 1
Implicanti primi
xyzF +=
Qual è la corrispondente rappresentazione in forma PS?
F = (x + z)(y + z)
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Semplificazione di G
11
10
01
00
11 10 01 00 yz
vw
1
1
1
1
1
1
1
wzvywvzwG ++!=
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Analisi di reti combinatorie
• Si consideri la rete combinatoria caratterizzatada tre ingressi A, B, C e da due uscite le cuifunzioni sono:
1. Scrivere la tabella di verità.
2. Calcolare le forme minime per mezzo dellemappe di Karnaugh.
Y1= ABC + ABC + ABC + ABC
Y2= ABC + ABC + ABC + ABC
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Tabella di verità e mappe di Karnaugh
A B C Y1 Y2
0 0 0 0 0
0 0 1 1 0
0 1 0 1 0
0 1 1 0 1
1 0 0 1 0
1 0 1 0 1
1 1 0 0 1
1 1 1 1 1
1
1
0
11 100100C
A B
1
1
1
Y
2= AB + AC + BC
Y1 è già in forma minima!
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Realizzare Y1 con porte NAND
Y1= ABC ! ABC ! ABC ! ABC =
= A" B " C( ) " A" B " C( ) " A" B " C( ) " A" B " C( )
Y1
A B C
Simboli NAND: ,! |
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Calcolare Y3 = Y1 + Y2
Y
3= A+ B + C
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Sintesi di reti combinatorie:Esercizio 1
• Progettare una rete combinatoria che confrontidue numeri X e Y a 2 bit, presentando un’uscitaZ = 1 solo quando il primo è minore o uguale alsecondo (X≤Y).
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Soluzione
X=(X0X1)2 e Y=(Y0Y1)2, dove (…)2 significa “in base 2”
In particolare: (00)2 = 0, (01)2 = 1, (10)2 = 2, (11)2 = 3
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Mappe di Karnaugh
Z = X
0! X
1 +X
0!Y
1+
X
0!Y
0 +Y
0!Y
1 +X
1!Y
0
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Sintesi di reti combinatorie:Esercizio 2
• Si progetti la rete logica che realizza un"visualizzatore a 7 segmenti”(ogni segmento è costituito da un led).
• Tale dispositivo consente di rappresentarele 10 cifre decimali, rappresentate informato BCD (Binary Coded Decimal),accendendo la combinazione opportuna disegmenti.
• Ipotizzare che ciascun segmento vengaacceso attraverso il segnale 1 e vengamantenuto spento con il segnale 0.
1
2 3
4
5 6
7
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Soluzione: Suggerimenti
• Definizione del numero di ingressi:– Le cifre decimali sono dieci.
– Quanti bit di ingresso sono necessari?
• Definizione del numero di uscite:– I segmenti sono sette.
– Ognuno di essi assume due configurazioni:acceso/spento.
– Quanti bit di uscita sono necessari?
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Rappresentazione delle cifre
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Tabella di verità
1
2 3
4
5 6
7
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Mappe di Karnaugh (1)
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Mappe di Karnaugh (2)
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Mappe di Karnaugh (3)
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Mappe di Karnaugh (4)
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Reti sequenziali: analisi e sintesi
• Analisi: dal circuito, risalire alla funzione svolta dalla retesequenziale.
• Sintesi: dalla definizione dei requisiti, progettare ilcircuito che realizza la funzionalità richiesta.
Rete sequenziale
Rete
combinatoria
per la
transizione
dello stato
Rete
combinatoria
per il calcolo
dell’uscita
FF
ritardanteX SS’ Y
FF
FF
FF
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Flip flop utilizzati perl’implementazione del bloccoritardante
Q(t+τ) Q(t)
Stato successivo Stato attuale
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Analisi di reti sequenziali sincrone:Esercizio
TA
TB
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(1) Calcolo delle funzioniimplementate dalle reti combinatorie
• Funzione di transizione dello stato:
• Funzione di uscita:
XBXBBAT
AXXBT
B
A
++=
+=
ABXZ =
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(2) Calcolo della tabella delletransizioni
TA= B X + AX
TB= AB + B X + BX
Z = ABX
Q(t) Q(t+ τ) T
0 0 0
0 1 1
1 0 1
1 1 0
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(3) Calcolo della tabella di flusso
• Associo a ogni configurazione della coppia AB uno stato:– 00 S0; 01 S1; 10 S2; 11 S3
• N.B.: lo stato futuro è rappresentato dalla coppia A’B’ nellatabella delle transizioni.
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(4) Calcolo del diagramma degli stati
Riconosce la sequenza 1001
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Sintesi di una rete sequenziale:Esercizio 1
• Progettare una rete sequenziale che presenti uningresso X e un’uscita Z posta a 1 qualoravenga rilevata la sequenza 1011.
• Si calcolino le forme minime delle variabili dieccitazione con le mappe di Karnaugh,utilizzando flip flop D.
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Grafo degli stati
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Tabella di flusso, codifica degli stati etabella delle transizioni
Codifica degli stati:
S0: 00S1: 01S2: 10S3: 11
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Mappe di Karnaugh
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Sintesi di una rete sequenziale:Esercizio 2
• Progettare una rete sequenziale che presenti uningresso X e un’uscita Z posta a 1 ogni voltache viene riconosciuta la sequenza di sei bit100101.
• Si richiede:
– Il diagramma degli stati, la tabella di flusso ela tabella delle transizioni.
– Il calcolo delle forme minime delle variabili dieccitazione dei flip flop con le mappe diKarnaugh. Si usino flip flop JK.
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Grafo degli stati
S0 S1 S2
S3S4S5
0/0 1/0
0/0
1/0
0/01/11/0
0/0
0/0
0/0
1/0
1/0
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Tabella di flusso
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Codifica degli stati
• Per codificare 6 stati occorrono tre flip flop. Lacodifica è la seguente:
– S0 000; S1 001; … ; S5 101.
• Nel seguito indicheremo ciascun bit dellacodifica con le lettere A, B, C. L’apice indicheràil bit nell’istante successivo a quelloconsiderato.
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Tabella delle transizioni
Tabella dieccitazione delflip flop JK
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Mappa di Karnaugh Flip Flop ‘A’
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Mappa di Karnaugh Flip Flop ‘B’
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Mappa di Karnaugh Flip Flop ‘C’
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Mappa di Karnaugh dell’uscita Z
• Infine, per quanto riguarda l’uscita:
• Volendo utilizzare anche i don’t care: Z = ABCX
Z = ACX
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Sintesi di una rete sequenziale:Esercizio 3
• Realizzare un flip flop JK a partire da un flipflop T e una opportuna rete logica. Sintetizzarela rete logica minima usando le mappe diKarnaugh e disegnare il relativo circuito.
• Esporre con la massima chiarezza ilragionamento seguito.
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Struttura del circuito
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Tabelle di eccitazione deiflip flop JK e T
Q(t) Q(t+τ) J K
0 0 0 d
0 1 1 d
1 0 d 1
1 1 d 0
Q(t) Q(t+ τ) T
0 0 0
0 1 1
1 0 1
1 1 0
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Tabella delle transizioni e mappa diKarnaugh
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Circuito completo
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Sintesi di una rete sequenziale:Esercizio 4
• Realizzare, con il metodo visto nell’esercizioprecedente:
– Un FF-T a partire da un FF-JK;
– Un FF-D a partire da un FF-JK.
• La soluzione è lasciata come esercizio:– Si tratta di dimostrare che un FF-T è ottenibile da un
FF-JK ponendo T=J=K;
– Analogamente, si può ottenere un FF-D ponendoD=J=K’ (l’apice indica la negazione).
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Esercizio sui latch
• Esprimere le uscite di un latch JK asincrono e diuno sincrono secondo l’andamento dei segnaliin figura (CLK è il segnale di sincronismo).
CLK
J
K
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Soluzione
CLK
J
K
QS
QAS
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Domande?
?