05ed comb cmos.ppt [modalità compatibilità] - diee.unica.it · (10) Procedo con i blocchi...

Logica Combinatoria

Lucidi del Corso di Elettronica DigitaleModulo 5Modulo 5

Università di CagliariDipartimento di Ingegneria Elettrica ed Elettronica

Laboratorio di Elettronica (EOLAB)Laboratorio di Elettronica (EOLAB)

Logica combinatoriaUn blocco di logica puramente combinatoria èun blocco con N variabili di ingresso e Mun blocco con N variabili di ingresso e Mvariabili di uscita che sono funzione (booleana)degli ingressi presenti in un certo istantedegli ingressi presenti in un certo istante.Ad ogni istante le uscite dipendono solo daglii i i ll’i t t NON d ll t iingressi in quell’istante e NON dalla storiapassata del circuito

x1x2

y1y2

xN yM

23 Settembre 2009 ED - Logica Combinatoria Massimo Barbaro 2

Stili di progettoLogica statica: l’uscita è sempre connessaall’alimentazione o alla massa (es. static CMOS,all alimentazione o alla massa (es. static CMOS,pseudo-NMOS, pass transistor). Esiste cioè sempre unpercorso diretto a bassa impedenza fra una dellealimentazioni ed il nodo di uscita.Logica dinamica: il nodo di uscita non è sempre

d d ll li t i i il d t iconnesso ad una delle alimentazioni e il dato vienetemporaneamente immagazzinato in forma di caricasu una capacità (es np domino)su una capacità (es. np, domino)


Logica combinatoria

CMOS statico



Logica statica CMOSDall’inverter CMOS è facile ottenere portelogiche più complesse con gli stessi vantaggi dellogiche più complesse con gli stessi vantaggi delsingolo inverter:

V =V V =0VOH=VDD , VOL=0Nessuna dissipazione di potenza staticaA i i i diAmpi margini di rumoreTempi di salita e discesa confrontabili (conopportune regole di progetto)opportune regole di progetto)


Esempi di gate CMOS

A BB

BZ=? A

BZ=?

A A B


Logica statica CMOSCome si capisce la funzione logica implementata da un circuito atransistor?

■ Si considera ogni possibile combinazione di ingresso, ossia ogni rigadella tabella di veritàdella tabella di verità.

■ Per ogni combinazione di sostituisce■ ad ogni NMOS:

■ un circuito APERTO se l’ingresso è 0■ un circuito APERTO se l ingresso è 0■ un circuito CHIUSO se l’ingresso è 1

■ ad ogni PMOS:i it CHIUSO l’i è 0■ un circuito CHIUSO se l’ingresso è 0

■ un circuito APERTO se l’ingresso è 1■ Si verifica, dal circuito risultante, se l’uscita è connessa a massa (0)

oppure a VDD (1)■ Si riporta il valore logico nella tabella della verità


Porta NAND(1)

A B ZPMOS accesi, NMOS spenti

0 0 1

0 1 1

, p1

1 0 1

1 1 0A B

M3 M41 1 0

BZ

M2

3

A M1

Z è disconessoda massa e connesso a VDD

ZDD

dunque l’uscita è un 1 logico2


Porta NAND (2)

A B ZM2 e M3 accesi, M1 e M4 spenti

0 0 1

0 1 1

M2 e M3 accesi, M1 e M4 spenti1

1 0 1

1 1 0A B

M3 M41 1 0

BZ

M2

3

A M1

Z è disconessoda massa e connesso a VDD

ZDD

dunque l’uscita è un 1 logico2


Porta NAND (3)

A B ZM2 e M3 accesi, M1 e M4 spenti

0 0 1

0 1 1

M2 e M3 accesi, M1 e M4 spenti1

1 0 1

1 1 0A B

M3 M41 1 0

BZ

M2

3

A M1

Z è disconessoda VDD e connesso a Z

massa dunque l’uscita è uno 0 logico

2


logico

Porta NANDLa porta in figura è unaNAND perché l’uscita èuguale a 0 solo se A e Bsono entrambi 1 (quandoi 2 NMOS del PDN sono

A Bi 2 NMOS del PDN sonoentrambi in conduzione). Intale condizione il PUN èi t i t d tt A

Z=(AB)’sicuramente interdettoSe anche uno solo fra A eB è pari a 0 il percorso

A

B è pari a 0 il percorsoverso massa si interdice esi chiude uno dei due

i V (PUN)B

percorsi verso VDD (PUN)quindi l’uscita e 1


Porta NORLa porta in figura è una NORperché l’uscita è uguale a 1p gsolo se A e B sonoentrambi 0 (quando i 2PMOS del PUN sono

B

PMOS del PUN sonoentrambi in conduzione). Intale condizione il PDN èi t i t d tt

Asicuramente interdettoSe anche uno solo fra A e Bè pari a 1 il percorso verso

Z=(A+B)’è pari a 1 il percorso versoVDD si interdice e si chiudeuno dei due percorsi verso

(PDN) i di l’ it

A B

massa (PDN) quindi l’uscitae 0


Logica statica CMOSUna generica porta CMOS ha la struttura:

x1

PUNx2x3

F(x1,x2,x3)

PDNx1x2xx3


Caratteristiche logica CMOSPUN (Pull-Up Network): è una rete di interruttoriPMOS che connettono l’uscita a VDD inPMOS che connettono l uscita a VDD incorrispondenza delle combinazioni di ingresso percui la funzione è F(…)=1cui la funzione è F(…) 1PDN (Pull-Down Network): è una rete diinterruttori NMOS che connettono l’uscita a 0 ininterruttori NMOS che connettono l uscita a 0 incorrispondenza delle combinazioni di ingresso percui la funzione è F( )=0cui la funzione è F(…)=0Le due reti sono complementari, ossia quando è

t l’ lt è hi i Q taperta una l’altra è chiusa e viceversa. Questoevita che ci siano percorsi diretti fra alimentazione


e massa.

Interruttori NMOS

Y YA

A B

B

X X

Y=X SE A=1 E B=1 (A•B) Y=X SE A=1 O B=1 (A+B)


Interruttori PMOS

Y Y

A

A B

B

X X

Y=X se A=0 E B=0 (A’•B’) Y=X se A=0 O B=0 (A’+B’)


Generica porta CMOSUna generica porta CMOS può essere implementatapartendo dall’espressione algebrica o dalla tabella dip p gverità. La PDN deve essere tale da chiudere il percorsoa massa per le righe in cui F(…)=0 e la PUN tale dachiudere il percorso a V per quelle in cui F( )=1chiudere il percorso a VDD per quelle in cui F(…)=1Per la dualità delle due reti (teorema di DeMorgan) ognivolta che i transistor sono in serie nella PDN sono inparallelo nella PUN e viceversaSi può sempre partire dall’implementazione della solaPDN per poi ricavare la PUN oppure viceversaPDN per poi ricavare la PUN oppure viceversaNon tutte le funzioni sono direttamente implementabili, inparticolar modo le porte CMOS sono sempre invertentiparticolar modo le porte CMOS sono sempre invertenti(per fare una AND è necessario implementare unaNAND con un inverter in cascata)


Implementazione di una porta CMOSPUN: F=G’(x1,x2,x3,+,•) = G(x1’,x2’,x3’ ,•,+)

L PUN è f i di li li

PUNx1x2

La PUN è funzione di soli segnalinegati perché è composta da switchPMOS (si ottiene per DeMorganPUN2

x3

F(x1,x2,x3)

dalla PDN)

x1

( 1, 2, 3)

Quando G (solo funzione diAND e OR e dei segnali NON

PDN1

x2x3

AND e OR e dei segnali NONnegati) è vera la PDNcortocircuita l’uscita a massa

PDN: G(x1,x2,x3,+,•) => F=G’


Implementazione di una porta CMOSRealizzando la PDN si è in grado di implementare (sono NMOS) una qualsiasi funzione G di soli operatori AND eNMOS) una qualsiasi funzione G di soli operatori AND e OR

PDN: G(x1,x2,…,xN,+,•) (es. G=AB+CD+F(A+B) )

Quando G=1 l’uscita è connessa a massa quindi F=0allora:allora:

F(x1,x2,…,xN)=G’(x1,x2,…,xN,+,•)(es. F=[AB+CD+F(A+B)]’)( [ ( )] )

Il PUN invece implementa direttamente la funzione (connette l’uscita a 1) ma può contenere solo operatori NOR e NAND (quelli implementabili con switch PMOS)

F(x1’,x2’,…,xN’ ,+,•)= F’(x1,x2,…,xN, •,+)==G(x x x • +) Dualità del PDN e PUN


=G(x1,x2,…,xN, •,+) Dualità del PDN e PUN

EsempioZ=[A(B+C)+D]’ D

AB

Funzione negatadi sole OR e AND

AC

Z’=A(B+C)+D=G

A

Z A(B+C)+D G

A

B CD

CImplementabile con un PDN(le OR sono NMOS in parallelo,le AND sono NMOS in serie)


)

EsempioZ=(A’+B’C’)D’ D

AB

Funzione di soleOR e AND di

AC

segnali negati

A

Implementabile con un PUN(le OR di segnali negati sonoPMOS in parallelo A

B CD

PMOS in parallelo,le AND di segnali negati sonoPMOS in serie) C


Procedura di sintesi (1)

■ Si considera la forma della funzione:■ Se si tratta di un funzione NEGATA di sole variabili

NON negate ( Z = F(x1,x2,…,xN,+,•)’ ):Si implementa una PDN■ Si implementa una PDN

■ Se si tratta di un funzione NON NEGATA di solevariabili negate ( Z = F(x1’,x2’,…,xN’,+,•) ): :variabili negate ( Z F(x1 ,x2 ,…,xN , , ) ): :■ Si implementa una PUN

■ Scelto il tipo di rete da realizzare si passa alla suaimplementazione per mezzo di transistor (interruttori)



■ Per la realizzazione di una PDN (PUN)■ Si parte dall’operatore logico a precedenza minore (tenendo■ Si parte dall operatore logico a precedenza minore (tenendo

conto delle parentesi)■ Se si tratta di una OR bisogna scegliere fra due possibili

t d i di i bif i d i istrade quindi si crea una biforcazione con due percorsi inparallelo

■ Se si tratta di una AND bisogna invece chiudere il percorsosolo quando entrambe le condizioni sono vere quindi simettono i rispettivi transistor in serie

■ Si procede allo stesso modo passando via via agli operatori ap p g pmaggiore precedenza

■ Realizzata la rete PDN (PUN) per dualità si realizza la retecomplementare PUN (PDN) mettendo in parallelo i blocchi che eranocomplementare PUN (PDN), mettendo in parallelo i blocchi che eranoin serie e mettendo in serie ciò che era in parallelo.



Tornando Z=[A●(B+C)+D]’ (1) Implemento unaPDN hé dall’esempio: Z=[A●(B+C)+D] PDN perché devoportare l’uscita a 0.

(2) Seleziono il primooperatore da applicareoperatore da applicare.E’ una disgiunzionequindi lo realizzocreando un bivio tra 2

(3) Disgiunzione:ramificazione del circuitoche si divide nei duecreando un bivio tra 2

possibili percorsi.che si divide nei duepercorsi corrispondentialle due possibili opzioni.DA ●(B+C)

(4) Se un blocco contieneuna sola variabilecorrisponde ad un

(5) Per un bloccocorrispondente apiù variabili ripetol d corrisponde ad un

transistor con il gatepilotato dalla variabile.

la proceduradall’inizio



A●(B+C)(7) Seleziono il primo

(6) Ripeto la procedura per ilsottoblocco rimanente.

D

(7) Seleziono il primooperatore da applicare.E’ una AND quindicorrisponde a due

Acorrisponde a duepercorsi che devonoessere chiusicontemporaneamente (8) Se un blocco contiene

l i bil llp

(serie).

B+C

una sola variabile quellocorrisponde ad untransistor.

(9) Per un blocco

(10) Procedo con i blocchi rimanenti. Sein un blocco ci sono più variabili ma unsolo tipo di operatore (come nel caso in

i ) i tit i di tt t(9) Per un bloccocorrispondente a piùvariabili ripeto laprocedura dall’inizio

esempio) si sostituisce direttamente conun parallelo (se l’operatore è la OR) oserie (se l’operatore è la AND) di tantitransistor quante sono le variabili


procedura dall inizio transistor quante sono le variabili.

Procedura di sintesi (5)Z=[A●(B+C)+D]’ (11) Si procede adesso, PER DUALITA’,

alla realizzazione della PUNalla realizzazione della PUN.

Applico De Morgan

DA Z = [A●(B+C)+D]’=Z = [A●(B+C)]’●D’=[ ( )]Z = [A’+(B+C)’]●D’=Z = [A’+B’●C’]●D’

CBZ = [A +B ●C ]●D

(12) Come si vede, tutti gli operatori ANDsono diventati OR e viceversa. La formafinale è quella di una PUN perchéfunzione NON NEGATA di variabilinegate.


g

Esempio

Z=AB Funzione (non negata) di sole OR e AND: non èimplementabile né con un PUN né con un PDNp

A B

AZ=ABZ1=(AB)’

A

BEcco perché è preferibileimplementare na Bimplementare unagenerica funzione con soleNAND e NOR


NAND e NOR

AOIImplementazione diretta di 2 livelli di logica conun solo blocco CMOS statico:un solo blocco CMOS statico:

Z=(AB+CD)’A BA B

C DAnd-Or-Invert

A C

C DZ

A

B

C

DL’implementazione diretta usa solo 8transistor anzi che i 2(4+2)+4+2=18 (2NAND INVERTER 1 NOR DNAND + INVERTER e 1 NOR +INVERTER) di una implementazionepuramente logica


OAIImplementazione diretta di 2 livelli di logica conun solo blocco CMOS statico:un solo blocco CMOS statico:

F=[(A+B)(C+D)]’A CA C

B D

A B

B DZ

Or-And-Invert A

C

B

D

Or-And-Invert

C D


DimensionamentoUn’opportuna tecnica di dimensionamentoconsente di avere caratteristiche statiche econsente di avere caratteristiche statiche edinamiche ottimaliI ti l è d id bil d llIn particolare è desiderabile avere dellecaratteristiche di trasferimento simmetriche e deit i di i f t bili ll dtempi di propagazione confrontabili nelle duepossibili commutazioni (HL e LH)Bisogna chiedersi da cosa dipendono i tempi dipropagazione


Tempi di propagazioneCome nel caso del singolo inverter, anche per una generica portaCMOS è possibile calcolare i tempi di propagazione facendoriferimento ad un modello semplificato con una capacità di carico Criferimento ad un modello semplificato con una capacità di carico CLfra uscita e massa e delle resistenze equivalenti che rappresentino iMOSP tt l ità C h t à i t ib ti di t tt lPer ottenere la capacità CL che conterrà i contributi di tutte lecapacità parassite nei vari nodi si sfruttano le tecniche viste perl’inverter (l’uso del teorema di Miller per trasformare le capacitàgate/drain in capacità drain/massa)gate/drain in capacità drain/massa)La capacità di carico ottenuta deve poi essere caricata o scaricatadalla rete di pull-up o pull-down che si è attivataSi fa riferimento al caso peggiore (worst case) ossia a quellecommutazioni che implicano la presenza di un solo percorsoconduttivo per la carica o scarica della capacitàSi calcola il transistor equivalente (sfruttando serie e paralleli)corrispondente al percorso attivato e poi si applica la formula percalcolare il tempo di propagazione classico dell’inverter


Serie e parallelo di MOSNel seguito faremo le ipotesi semplificative (soloparzialmente vere a causa dell’effetto body ed altri effettiparzialmente vere a causa dell effetto body ed altri effettidel secondo ordine):

K MOS in serie con W=W0 e L=Lmin sono equivalenti ad unMOS di lunghezza L=KLmin e W=W0 o ad un MOS con L=Lmine W=W0/K (K volte più resistivo)K MOS in paralello di larghezza W=W0 sono equivalenti ad unK MOS in paralello di larghezza W W0 sono equivalenti ad unsolo MOS con W=KW0 (K volte più conduttivo)

21 1 21

2


Modello del primo ordineIn un modello del primo ordine si può pensareche tutti i MOS in serie (o parallelo) lungo unche tutti i MOS in serie (o parallelo) lungo unpercorso si combinino in un solo MOSequivalente di W/L opportuna, avente quindi unaq pp , qcerta resistenza equivalente (Req)La capacità equivalente sarà la somma dellap qcapacità parassite presenti su tutti i nodiattraversati dal percorso di scarica (Ceq)Identificate resistenza e capacità equivalente sipuò calcolare il tempo di propagazione con la

lit f lsolita formula:tp=0.69ReqCeq


MOS in serieW Il nodo in comune è

equipotenziale (silicioW

L

fortemente drogato, quasimetallico), quindi è come se i2 canali fossero esattamente

W

LL uno dopo l’altro ossia se ci

fosse un unico transistor malungo il doppiolungo il doppio.

Questo ovviamente a pattoche le larghezze siano leW che le larghezze siano lestesse altrimenti avremo inserie due canali differentiquindi non si potrebbe

W

quindi non si potrebbeequiparare la struttura ad unsingolo MOS.

2L


MOS in parallelo

Se:

Pista di metallo: corto circuito Allo stesso potenziale : come un cortocircuito

Se:■ i source e i drain sono cortocircuitati

tra loro e■ i gate sono allo stesso potenzialeW

L■ i gate sono allo stesso potenziale

(come se fossero cortocircuitati)Allora è come se i due MOS fosseroaffiancati fra loro.

L

affiancati fra loro.In tal caso sarebbero equivalenti ad unsingolo MOS di larghezad oppia.

W

Questo ovviamente a patto che lelunghezze siano le stesse altrimenti

i ll l d liavremo in parallelo due canalidifferenti, quindi non si potrebbeequiparare la struttura ad un singoloMOS

2W

L


MOS.L

Esempio: NAND a 2 ingressi: tpHL

A BCalcolo di tpHL

A B

Z=(AB)’ R CB

A

Z=(AB)

R

R2CL

Ceq =C1 + CLA R1 C1

Req =R1 + R2 = 2RN

Si considera la somma di tutte di le

tpHL =0.69Req Ceq

Si considera la somma di tutte di leresistenze attraversate e la somma dellacapacità di tutti i nodi che devono esserescaricati (compresi i nodi interni)


scaricati (compresi i nodi interni)

Esempio: NAND a 2 ingressi: tpLH

A BCalcolo di tpLH

A B

Z=(AB)’R3

Req = R3 = RP

B

A

Z=(AB)CL

C = CA Ceq = CL

Si considera la somma di tutte di le

tpLH =0.69Req Ceq

Si considera la somma di tutte di leresistenze attraversate e la somma dellacapacità di tutti i nodi che devono esserescaricati (compresi i nodi interni)


scaricati (compresi i nodi interni)

DimensionamentoAllora per fare in modo di equalizzare i tempi di salita e discesa (dicaso peggiore) bisogna fare in modo che ciascun percorso di salita(costituito da PMOS) abbia la stessa resistenza equivalente di(costituito da PMOS) abbia la stessa resistenza equivalente diciascun percorso di discesa (costituito da NMOS).Bisogna equalizzare ciascun percorso singolarmente perché il caso

i è ll i i l è tti O i tpeggiore è quello in cui un solo percorso è attivo. Ovviamente sepiù percorsi fossero attivi contemporaneamente il tempo dipropagazione sarebbe minore ma è necessario prevedere che ilcircuito funzioni correttamente nella situazione più svantaggiosacircuito funzioni correttamente nella situazione più svantaggiosa.Ricordando che la resistenza equivalente è data dalla somma dellesingole resistenze e che ogni resistenza è inversamente

i l k (k ) bi à li i il k d li NMOSproporzionale a kn (kp) bisognerà equalizzare sia il k degli NMOS aquello di un NMOS singolo a dimensione minima (basta agire sulleW) che quello dei PMOS (in questo caso per dimensionare bisognaanche tenere conto della diversa mobilità dei PMOS)anche tenere conto della diversa mobilità dei PMOS).


Calcolo di Ron

La Ron è sicuramente inversamenteproporzionale alla W ed alla mobilità delproporzionale alla W ed alla mobilità deltransistor (visto che la ID compare aldenominatore)denominatore)Perciò a parità di W la Ron di un pmos è circa 2

lt ll divolte quella di un nmosPer avere un pmos ed un nmos con Ron circaequivalenti bisogna dimensionare, comenell’inverter, Wp=2Wn in modo da compensarecon la Wp la minore mobilità delle lacune


Tempo di propagazioneCome visto nell’esempio per fare in modo che itempi della commutazione HL e LH siano ugualitempi della commutazione HL e LH siano ugualiè necessario dimensionare i PMOS e gli NMOSin modo che 2R =Rin modo che 2Rn=Rp

Per fare questo è necessario dimensionare gliNMOS W 2 i d h l l i iNMOS con W=2 in modo che la loro serie siaequivalente ad un NMOS di W=1A questo punto è necessario dimensionare iPMOS con W=2 in modo che siano equivalentiad un NMOS con W=1


Dimensionamento ottimoIl dimensionamento finale è

A B2 2

Bisogna avere sempre in menteil caso peggiore (worst-case).I t i i d NMOS

BZ=(AB)’

In questo esempio i due NMOSsono sempre in serie, mentre iPMOS possono condurre B

2PMOS possono condurresingolarmente ocontemporaneamente.

A2

Ovviamente se capita che i duePMOS siano entrambi accesi ilt di i àtempo di propagazione saràulteriormente minore


Dimensionamento ottimo

D 4In generale si fa in modo che ciascunpercorso di NMOS verso massa sia

AB

8

4percorso di NMOS verso massa siaequivalente ad un NMOS con W=1 eche ciascun percorso di PMOS verso A

C4

8

8che ciascun percorso di PMOS versol’alimentazione sia equivalente ad unPMOS con W=2 (che è poi equivalente

A

ad un NMOS con W=1).

Il rapporto di 2 fra PMOS e NMOS non A

B CD

1

2 2

2pp

è esatto (il rapporto fra le mobilità degliNMOS e dei PMOS è leggermente

i ) è til d i C2 2maggiore) ma è utile per rendere i

tempi abbastanza simili senzaoccupare troppa area


occupare troppa area.

Tempo di propagazione: modello di ElmoreUn modello più raffinato per il calcolo del tempo dipropagazione dovrà tenere conto che le resistenze, inp p grealtà, non si sommano linearmente.Quello che, al primo ordine, può essere ricondotto ad uncircuito compatto è in realtà un circuito distribuitocircuito compatto è, in realtà, un circuito distribuito.Infatti, alcuni dei transistor si trovano nel percorso discarica di certi capacitori e non di altri.scarica di certi capacitori e non di altri.E’ necessario, per tenere conto di questo fatto, ricorrereal modello di ElmoreTerremo conto solo di situazioni in cui commuta unsolo segnale per volta, sia perché è altamenteimprobabile che 2 segnali commutinoimprobabile che 2 segnali commutinocontemporaneamente, sia per ragioni di semplicità.


Modello di ElmoreSi applica ad una rete di resistenze e capacità se:

Si tratta di un albero (una rete senza anelli chiusi)

R1 R

Tutti i capacitori hanno un terminale a massaEsiste un solo ingresso

1R2

R3

C

1 3sIngresso

C1

C3R42

C2 C

4In tale situazione il modello diElmore consente di calcolare lacostante di tempo (RC) per la C4costante di tempo (RC) per lapropagazione di un segnale fral’unico nodo di ingresso ed ilgenerico nodo i esimo


generico nodo i-esimo.

Modello di Elmore

∑=N

ikkDi RCτLa costante di tempo che descrive l’evoluzionedella tensione al nodo i-esimo in corrispondenzadi i i ll’i è

∑=k 1di una variazione all’ingresso è:

Dove il termine Rik rappresenta la resistenza dovuta al percorso condiviso

[ ]( )∑

fra la sorgente s e ciascuno dei due nodi i e k. Mentre Ck è la capacitàassociata al nodo k.

[ ]( ))()( kspercorsiispercorsiRRR jjik →∩→∈⇒=∑Nel caso della rete precedente ad esempio la resistenza condivisa dai nodi 2 e 4 e daiNel caso della rete precedente, ad esempio, la resistenza condivisa dai nodi 2 e 4 e dainodi 3 e 4 è data da:

214342 RRRR +==Dunque:

( ) ( ) ( )4214213212114 RRRCRRCRRCRCD +++++++=τ


Modello di ElmoreIntuitivamente, il modello di Elmore si può comprenderedal seguente ragionamento (qualitativo):

R1 R

Perché la capacità C3 ha effettosulla costante di tempo di C4?Per il fatto che, se C3 commuta1

R2R3

C

1 3Per il fatto che, se C3 commutacontemporaneamente a C4, lasua corrente di carica (o scarica)deve per forza passare attraverso

C1

C3R42

deve per forza passare attraversola resistenza R2.La corrente che scorre in R2,dunque non è interamente

C2 C

4dunque, non è interamentedisponibile per la commutazionedel nodo 4 ma viene in parte

ili d l d 3C4 utilizzata dal nodo 3.Questo limita la velocità con cuipuò commutare il nodo 4.


Modello di Elmore: logica combinatoriaLe conseguenze nel caso del calcolo del tempo di propagazione di unaporta CMOS consistono nel modo in cui si calcolerà la costante di tempoequivalente R C

N

equivalente ReqCeq

La sommatoria è estesa a tutti i

∑=

=k

ikkLHpHL RCt1

)( 69.0La sommatoria è estesa a tutti inodi che si scaricano (tutti inodi connessi verso massa).

Per la commutazione HL il percorso da prendere in considerazione èquello fra il nodo di uscita (il nodo i-esimo del modello di Elmore) e lamassa (la sorgente s del modello).

Per la commutazione LH il percorso è fra l’uscita e la VDD (che diventa lasorgente s)sorgente s)

Su tale percorso saranno presenti tante resistenze quanti sono i MOS daattraversare ed una capacità per ogni nodo.


attraversare ed una capacità per ogni nodo.

Modello di Elmore: NAND 2 ingressiCommutazione HL

Ci sono 2 possibili casi di commutazione:Consideriamo sempre Ci sono 2 possibili casi di commutazione:a) A : 0 -> 1 B = 1 (commuta A)b) A = 1 B : 0 -> 1 (commuta B)

una sola commutazionealla volta.Non sono possibili duecommutazioni

A questi due casi corrispondo diverse configurazioni degli intetturrori durante la scarica.

contemporanee.

A B

Z (AB)’

M3 M4 Caso a)M3 si spegne, M4 resta spento.

Caso b)

BZ=(AB)’

M2

3 p g , 4 pM1 si accende, M2 è acceso.

Caso b)M3 resta spento, M4 si spegne.M1 è acceso, M2 si accende.

A M1


Modello di Elmore: NAND (HL)Commutazione HL

a) b)

R CZ

a)

R CZ

b)

R

R2CL

R

R2CL

XR1 C1

C1 è già scarica!

R1 C1XLa rete si riduce a questaperché i due PMOS sono spenti(resistenza infinita) ed i 2 nodi

La rete si riduce a questaperché i due PMOS sono spenti(resistenza infinita) mentre C1

1 g

(resistenza infinita) ed i 2 nodi(corrispondenti a C1 e CL)devono entrambi esserescaricati

(resistenza infinita), mentre C1è già scarica perché il transistorM1 era già acceso ed aveva giàscaricato il nodo 1


scaricati. scaricato il nodo 1.


A li d il d ll di El ll

a)

Applicando il modello di Elmore alla rete:

∑=N

RCt 690Esteso a TUTTI i nodi della rete

R CZ

a) ∑=

=k

ikkpHL RCt1

69.0

( )[ ]++ CRRCRt 690

percorso di scarica

R

R2CL ( )[ ]=++= LpHL CRRCRt 211169.0

( )[ ]CRCCR690R1 C1

S il di i t è tti R R R

( )[ ]LL CRCCR 21169.0 ++=

Se il dimensionamento è ottimo e R1=R2=Rn

( )LpHL CCRt 269.0 11 +=


( )LpHL 11


A li d il d ll di El llApplicando il modello di Elmore alla rete:

∑N

RCt 690b) ∑=

=k

ikkpHL RCt1

69.0percorso di scarica

R CL

Zb)

( )2169.0 RRCt LpHL +=R

R2

C

CL

XC1 è già scarica (cortocircuitata framassa e massa) quindi non fa parte

R1 C1Xmassa e massa) quindi non fa partedella rete di Elmore.C1 è già scarica!


Modello di Elmore: NAND (LH)Commutazione LH

Ci sono 2 possibili casi di commutazione:Consideriamo sempre Ci sono 2 possibili casi di commutazione:a) A : 1 -> 0 B = 1 (commuta A)b) A = 1 B : 1 -> 0 (commuta B)

una sola commutazionealla volta.Non sono possibili duecommutazioni

A questi due casi corrispondo diverse configurazioni degli intetturrori durante la scarica.

contemporanee.

A B

Z (AB)’

M3 M4 Caso a)M3 si accende, M4 resta spento.

Caso b)

BZ=(AB)’

M2

3 , 4 pM1 si spegne, M2 è acceso.

Caso b)M3 resta spento, M4 si accende.M1 è acceso, M2 si spegne.

A M1



a) b)

R3Z

) )

ZR4

RCL

ZC1 è sconnessadal percorso di

CL

Z

R2

C1

carica!R1 C1

La rete si riduce a questa perché id M M ti ( i t

La rete si riduce a questa perché i M3e M sono spenti dunque la capacitàdue M1 e M4 sono spenti (resistenza

infinita) ed i 2 nodi (corrispondenti aC1 e CL) devono entrambi esserecaricati

e M2 sono spenti dunque la capacitàparassita C1 è disconnessa dalpercorso di carica e NON influisce sultempo di propagazione


caricati. tempo di propagazione.

Modello di Elmore: NAND (LH)

Commutazione LH Applicando il modello di Elmore alla rete:

a) ∑=N

kikkp RCt

169.0

Esteso a TUTTI i nodi della rete

R3Z

=k 1

[ ]=+= LpHL CRCRt 31369.0percorso di carica

R2

CL ( )LCCR += 1369.0

C1

Questo perché nel tener conto di C1 bisogna considerare il percorsoresistivo che il CL e C1 hanno in comune nel percorso di carica, ossiadella sola resistenza R (a differenza di quanto succede nel caso HL)


della sola resistenza R3 (a differenza di quanto succede nel caso HL).


A li d il d ll di El llb) Applicando il modello di Elmore alla rete:

∑N

RCt 690percorso di carica

C

ZR4 ∑

=

=k

ikkp RCt1

69.0percorso di carica

CL ( )LpHL CRt 469.0=

R1C1 C1 non è nel percorso di carica di CL

quindi non fa parte della rete di ElmoreC1 è sconnessadal percorso dicarica!

quindi non fa parte della rete di Elmoreche ci interessa!


Modello di Elmore: considerazioniCome si vede dal risultato ottenuto, le resistenze associate aciascun MOS non si sommano semplicemente, ma vengono pesatepiù o meno a seconda che si trovino più vicine alla massa(all’alimentazione) o meno.I MOS più vicini alla sorgente (cioè alla massa o all’alimentazione),I MOS più vicini alla sorgente (cioè alla massa o all alimentazione),infatti, devono essere attraversati dalla corrente di scarica (o carica)di tutti i nodi intermedi e quindi limitano maggiormente il tempo dicommutazionecommutazione.Da questo punto di vista, il MOS più critico è quello più in basso(nelle HL) o in alto (nelle LH) che nella sommatoria delle resistenzedi Elmore compare in ogni termine.Inoltre, anche se sto calcolando il tempo di propagazione LH (HL)non ci si può dimenticare delle capacità parassite della PDN (PUN)non ci si può dimenticare delle capacità parassite della PDN (PUN)che potrebbero comunque avere un effetto e trovarsi sul percorso dicarica (scarica).


Modello di Elmore: generalizzazioneJ percorsi di carica

J+K=2N percorsix1x2 …

Fra i vari percorsi discarica (carica) sixN

F(x1,x2,…,xN)

… scarica (carica) siidentifica quello di casopeggiore, ovvero quelloa cui corrispondono le

x1

a cui corrispondono lemassime capacità eresistenza equivalenti.

x2xN …

A tale percorso si applicail modello di Elmore perricavare la costante dit d il t

K percorsi di scarica

tempo e dunque il tempodi propagazione.


p

Caso peggioreFra i percorsi quale è quello di CASO PEGGIORE?

Quello a cui corrispondono:p

■ Maggior numero di transistor (resistenze) coinvolti

M i di di ( ità) i lti■ Maggior numero di nodi (capacità) coinvolti

Evidentemente possono esistere più percorsi di casopeggiore equivalenti fra loro e basterà calcolarne uno solo.p gg q


Tempo di propagazione: riassunto1 Si identificano il percorso di carica e di scarica di caso peggiore

2 Si calcola la Req di ciascun MOS su tale percorso

3 Si calcolano le Ci associate a ciascun nodo del percorso

Si calcola la costante di Elmore τ associata al percorso mediante4 Si calcola la costante di Elmore τD associata al percorso mediante la formula: ( )

( )LHHL RRCRC +++= 1211)(τ

Si calcola il tempo di propagazione con l’approssimazione del

( )NL RRRC ++++ ...... 21

5Si calcola il tempo di propagazione con l approssimazione del primo ordine:

)()( 69.0 LHHLLHpHLt τ=


Fan-In e Fan-OutPorte CMOS con elevato fan-in diventano rapidamentepoco pratiche.p pInfatti il numero totale di MOS è pari a 2N (con Nnumero di ingressi) quindi all’aumentare degli ingressiaumenta rapidamente l’areaaumenta rapidamente l areaAll’aumentare degli ingressi aumentano anche itransistor in serie e quindi la porta diventa più lenta (Rontransistor in serie e quindi la porta diventa più lenta (Ronpiù grandi). Questo fenomeno è solo in parte risolvibilecon la tecnica di dimensionamento vista, dato cheall’aumentare della W dei mos aumentano anche leall’aumentare della W dei mos aumentano anche lecapacità parassite e quindi CL quindi ad un certo puntonon si ha più miglioramento di tp (il gate si fa da carico)p g p ( g )Anche gli elevati fan-out riducono la velocità della porta(ogni gate connesso significa due transistor di carico, ilpmos e lo nmos)


pmos e lo nmos)

Fan-in elevati:tecniche di progettazioneIn caso di elevato fan-in è possibile ricorrere atecniche di progettazione per aumentare latecniche di progettazione per aumentare lavelocità dei gate:

Aumentare la W dei transistor per compensarep pl’elevata capacità di carico (è una soluzioneinsufficiente perché all’aumentare di W aumentanoanche le capacità parassite e quindi il carico)anche le capacità parassite e quindi il carico)Usare un dimensionamento progressivo, ossia farepiù conduttivi quei transistor che pilotano i carichip q ppiù elevati dovendo pilotare un numero maggiore dicapacità parassiteRi di i i d h lli il t ti d iRiordinare i mos in modo che quelli pilotati daisegnali più critici siano connessi ai nodi con minoricapacità parassite


p p

Fan-In: dimensionamento progressivoI transistor più vicini alla massa devono pilotarecapacità via via più grandi (la somma di C e dicapacità via via più grandi (la somma di CL e ditutti i nodi parassiti intermedi)

CCL

MNSi dimensiona MN a dimensione minima poi gli altri via via più larghi

Cp2

M

minima, poi gli altri via via più larghi

WN-1=WN(CL+CpN-1)/CL

Cp1M1

M2…

W1=WN(CL+CpN 1 +…+Cp1)/CL 1W1 WN(CL CpN-1 … Cp1)/CL


Fan-In: riordinamentoSe un segnale è particolarmente critico ingenere è quello che arriva per ultimo (quando gligenere è quello che arriva per ultimo (quando glialtri hanno già commutato)

CCL

MNIn tale situazione è preferibile usareil segnale critico per pilotare il

Cp2

M

transistor MN che è il più vicino a CLe quindi “vede” la sola CL se gli altrihanno già commutato

Cp1M1

M2hanno già commutato.

Se invece si usasse il segnaleiti il t M l ità 1critico per pilotare M1 la capacità

“vista” sarebbeCt t=CL+C N 1+…+C 1


Ctot CL+CpN-1+…+Cp1

Logica CMOS: riassuntoL’escursione fra i simboli 0 e 1 è la massimapossibile (V )possibile (VDD)Nessuna dissipazione di potenza staticaTempi di propagazione confrontabiliUna porta a N ingressi ha 2N transistor (N nmosp g (e N pmos)Ad ogni ingresso sono connessi sempre 2 mosAd ogni ingresso sono connessi sempre 2 mos(1 nmos e 1 pmos)


Logica Combinatoria

Pseudo-NMOS



Limiti del CMOSIl principale limite della logica CMOS è il numerodi mos (sempre pari a 2N) utilizzati che la rendedi mos (sempre pari a 2N) utilizzati che la rendepoco pratica per porte con elevato fan-in. Inoltrein ingresso presenta sempre i gate di 2 mos (p ein ingresso presenta sempre i gate di 2 mos (p en) quindi un carico almeno doppio del minimoconcepibile (trascurando i diversiconcepibile (trascurando i diversidimensionamenti del p e del n)P t ti t t it l i hPer questo motivo sono state concepite logichealternative che barattano alcune caratteristicheCMOS i bi di i i bCMOS in cambio di un minore ingombro emaggiore velocità


Logica pseudo-NMOSLa logica pseudo-NMOS implementa la sola rete PDN esostituisce la PUN con un solo mos (un PMOS sempre( pacceso) che si incarica di portare a VDD l’uscita ognivolta che la PDN è aperta

F(x1,x2,...,xN)

PDN

x1x2 ..

xN

..23 Settembre 2009 ED - Logica Combinatoria Massimo Barbaro 67

Pseudo-NMOS : funzionamentoL’analisi del circuito di massima è molto semplice e si basa suquanto detto per la logica combinatoria CMOS statica con la soladifferenza che la rete di pull-up (PUN) è sostituita da un transistorSEMPRE acceso (il PMOS con il gate connesso a massa).Per riconoscere la funzione impementata, dunque, bisognaPer riconoscere la funzione impementata, dunque, bisognaverificare la sola PDN:

Per ogni combinazione per cui la PDN risulta accesa (ossia in cui c’èalmeno un percorso chiuso verso massa) l’uscita sarà bassa (questoalmeno un percorso chiuso verso massa) l uscita sarà bassa (questoa patto che il PMOS venga opportunamente dimensionato, comevedremo in seguito).Per ogni combinazione per cui la PDN risulta spenta (nessunPer ogni combinazione per cui la PDN risulta spenta (nessunpercorso verso massa), il nodo di uscita sarà cortocircuitato a VDDdal PMOS e dunque l’uscita sarà alta.


Pseudo-NMOS: funzionamentoPer una combinazione x1, x2, ... xN per cui nessun percorso della PDN è chiuso verso massa l’intera PDN è un circuito aperto, dunque:

Il PMOS è sicuramente acceso,

F(x1,x2,...,x3)

dunque equivalente a un resistenza

x1

F(x1,x2,x3)=VDD

L’uscita è corto-

PDNx2

xN

... La PDN è spenta dunqueun circuito aperto

circuitata a VDD dunqueè alta.


Pseudo-NMOS: funzionamentoPer una combinazione x1, x2, ... xN per cui almeno un percorso dellaPDN è chiuso verso massa, l’intera PDN è una resistenza, dunque:

Il PMOS è sicuramente acceso,

F(x1,x2,...,x3)

dunque equivalente a un resistenza

x1

F(x1,x2,x3)=?

Quanto vale l’uscita?

PDNx2

xN

... La PDN è accesa dunqueuna resistenza

Dipende dal valore delledue resistenze (perchédipende dal partitoreresistivo)resistivo).


Pseudo-NMOS: funzionamentoQuanto vale l’uscita in caso di PDN accesa?

Le resistenze sono in serie dunque sono

RpI

VRp= Rp Ip

Le resistenze sono in serie, dunque sonoequivalenti ad una resistenza pari alla lorosomma. La caduta di potenziale ai capi dellaserie delle due resistenze è pari a VDD.

Ip

Ip= InVDD= (Rp+Rn)In

Da questo ricaviamo la corrente:

Rn

InVRn= Rn In

p n q

In= VDD/(Rp+Rn)

La corrente che scorre nelle due

Rn

VOUT = VR = VDDR /(R +R )

Sostituiamo il valore ottenuto nell’espressione diVRn:

resistenze è la stessa (il carico NONassorbe corrente perché è il gate diun MOS).

VOUT VRp VDDRn/(Rp+Rn) Se la resistenza equivalente della PDN (Rn) èmolto più piccola di quella del PMOS tale valoretende a zero e dunque l’uscita è bassa


tende a zero e dunque l uscita è bassa.

Pseudo-NMOS: VOL

Il ragionamento svolto è però solo qualitativo perché in realtà i transistor MOSnon sono delle semplici resistenze ma hanno una caratteristica fortementenon-lineare Bisogna tenere conto di questo se si vuole conoscere il valorenon lineare. Bisogna tenere conto di questo se si vuole conoscere il valoreesatto della tensione di uscita bassa che NON può essere pari a 0.Per potere scrivere le equazioni corrette applichiamo il solito ragionamentosvolto anche per l’inverter CMOS e per la logica statica CMOS ed osserviamoche (come visto nella slide precedente) la corrente del PMOS deve essereche (come visto nella slide precedente), la corrente del PMOS deve essereUGUALE alla corrente del NMOS (lo NMOS equivalente alla PDN). Questoperché non esiste alcun altro percorso possibile per la corrente, quindi tutta lacorrente che scorre nel PMOS deve fluire verso massa attraverso la PDN.Per potere procedere dobbiamo conoscere le condizioni di conduzione deidue transistor (cutoff, triodo o saturazione).Osserviamo che si desidera ottenere una porta logica con un buon margine dirumore dunque si vuole che la VOL sia la più bassa possibilerumore, dunque si vuole che la VOL sia la più bassa possibile.In tali condizioni, poiché la VOL coincide con la VDS del NMOS equivalente,tale transistor sarà ragionevolmente in triodo. Per la stessa ragione, la VSDdel PMOS sarà invece molto grande e dunque avremo ragionevolmente unPMOS in sat ra ionePMOS in saturazione.


Pseudo-NMOS: VOL

Come arriviamo a scrivere l’equazione per ricavare VOL?

VSD =VDD-VOL

V

VSDp=VDD-VOLIp Se la VOL deve essere

piccola lo NMOS tende ad

VDD

VOL

In

piccola, lo NMOS tende adandare in triodo ed ilPMOS in saturazione.Facciamo questa ipotesiVDD

VDSn=VOLn Facciamo questa ipotesi

che sarà verificata seotterremo un valore di VOLi f i Vinferiore a VDSATn.


Pseudo-NMOS: VOL

Siccome stiamo calcolando VOL l’ingresso sarà chiaramente alto.Scriviamo l’equazione della corrente del PMOS che è in saturazione e ha laV pari a V e la V pari a V VVSG pari a VDD e la VSD pari a VDD-VOL.Scriviamo l’equazione della corrente del NMOS che è in triodo e ha la VGSpari a VDD e la VDS pari a VOL.Uguagliamo le due correnti e ipotizziamo VTn=|VTp|Uguagliamo le due correnti e ipotizziamo VTn |VTp|

⎞⎛

Triodo Saturazione

( ) ⎟⎟⎠

⎞⎜⎜⎝

⎛−−=−−

222,

,DSATp

TnDDDSATppOLneq

OLTnDDneq

VVVVkV

kVVVk

⎠⎝

⎞⎛ Vk( ) ( ) ⎟⎟⎠

⎞⎜⎜⎝

⎛−−−−−−=

22

,

2 DSATpTpDDDSATp

neq

pTnDDTnDDOL

VVVV

kk

VVVVV


Pseudo-NMOS: VOLSupponendo di volere avere il valore più basso possibile VOL

2 saràtrascurabile rispetto a VOL e si ottiene quindi:

DSATpTpDDDSATpp

VVVVk ⎟⎟

⎠

⎞⎜⎜⎝

⎛−−

2( )TnDDneq

OL VVkV

−

⎟⎠

⎜⎝≈

,

2

Se si considera inoltre che, tipicamente VTn≈VTnp e che VDSATp<<VDD-VTpl’espressione si semplifica ulteriormente in:

DSATpp

pp VLW

Vμ

≈

n

eqnn

OL

LWV

μ≈


Pseudo-NMOS: VOLOsservando la cosa dal punto di vista grafico, rappresentiamo le due correnti(del PMOS e del NMOS) su uno stesso grafico (funzione di VOUT). Il valoredella tensione di uscita corrisponde al punto di intersezione fra le curve (ildella tensione di uscita corrisponde al punto di intersezione fra le curve (ilpunto in cui le due correnti sono uguali).

NMOS (molto conduttivo

Dn

, ID

p perché grande W/L)

Vin=VDDI D

PMOS (poco conduttivo perché piccolo W/L)perché piccolo W/L)

Al diminuire del W/L del PMOS la curva sischiaccia verso il basso ed il punto diintersezione si sposta a sinistra.

VoutVOL

intersezione si sposta a sinistra.


Vout

VOL : considerazioniLa diminuzione della VOL comporta una diminuzione delrapporto di forma del PMOS rispetto al NMOSpp pequivalente.Tale riduzione di può ottenere sia facendo lo NMOS piùconduttivo (più largo) sia riducendo la conduttività delconduttivo (più largo), sia riducendo la conduttività delPMOS ossia NON facendolo a lunghezza minimaLa maggiore controindicazione della diminuzione di VOL èdata dal fatto che richiedendo una minore conduttività perdata dal fatto che, richiedendo una minore conduttività peril PMOS, causa anche un aumento del tempo dipropagazione LH


Consumo di potenza staticoQuando l’uscita è pari a VOL entrambi i transistor sono accesi escorre corrente (anche staticamente) fra alimentazione e massa.Il di i i è d d l d d llIl consumo di potenza statica associata è dato dal prodotto dellacorrente (che coincide con la corrente di saturazione del PMOS) perl’alimentazioneLa riduzione di VOL comporta la riduzione della corrente disaturazione del PMOS, il che comporta anche una diminuzionedella potenza dissipata. La controindicazione è l’aumento del tempodi i LH (d t i t i d ll t didi propagazione LH (determinato proprio dalla corrente disaturazione del PMOS).

⎟⎟⎞

⎜⎜⎛

−−= DSATpTDDDSATDDSTAT

VVVVkVP

⎟⎠

⎜⎝ 2TpDDDSATppDDSTAT VVVkVP


Tempo di propagazioneI tempi di propagazione HL e LH sono differenti:

t HL è determinato dalla rete PDN e può essere valutato coltpHL è determinato dalla rete PDN e può essere valutato col solito metodo (metodo di Elmore)

∑= kHL RC690τDa notare che, in realtà, il tempo di propagazione è leggermentepiù alto perché dato che il PMOS è sempre acceso la scarica è

∑ ikiHL RC69.0τ

più alto perché, dato che il PMOS è sempre acceso, la scarica èostacolata dalla corrente di saturazione del PMOS

tpLH è determinato dal transistor PMOS di pull-up che carica la C con una corrente circa costante (la corrente di saturazioneCL con una corrente circa costante (la corrente di saturazione del pmos). Si applica ancora il metodo di Elmore.


Esempio: NAND

La rete PDN porta a 0 l’uscitasolo se A e B sono entrambi 1,

AF=(AB)’

in tutti gli altri casi l’uscita èportata a 1 dal pmos di pull-up

A

B


Pseudo-NMOS: caratteristicheE’ una logica a rapporto, dove cioè il rapportofra le dimensioni dei transistor determina lefra le dimensioni dei transistor determina lecaratteristiche statiche (VOL)Il PMOS di ll h ifi h t dditt iIl PMOS di pull-up ha specifiche contraddittorie:dovrebbe essere poco conduttivo (kp<<keq,n) per

i i i V il di t t timinimizzare VOL e il consumo di potenza staticoma dovrebbe anche essere molto conduttivo per

i i i il t di i LHminimizzare il tempo di propagazione LH(caricare rapidamente CL)E’ comunque una logica statica perché l’uscita èsempre connessa a VDD o 0


Vantaggi delle logiche pseudo-NMOSOsservando che:

Il numero totale di transistor è N+1 (con N numero di ingressi)Il numero totale di transistor è N 1 (con N numero di ingressi)Ogni porta pseudo-NMOS, avendo come carico un’altra portapseudo-NMOS, dovrà pilotare un solo transistor (poiché non’è l PUN bi il t il l t i t d ll PDN)c’è la PUN, bisogna pilotare il solo transistor della PDN)

Risulta che:E’ minore il numero di capacità parassite interno alla portaE minore il numero di capacità parassite interno alla portalogica e dunque è minore il numero di nodi che portano uncontributo nella formula di Elmore.E’ minore il valore della capacità di carico (dato che bisognapilotare solo un NMOS e non la coppia PMOS-NMOS)Dunque è minore il tempo di propagazioneDunque è minore il tempo di propagazione


Svantaggi della logica pseudo-NMOSOsservando che:

La PUN è sempre accesa dunque quando l’uscita deve essereLa PUN è sempre accesa dunque quando l uscita deve esserebassa (ossia quando si accende anche la PDN) esiste unpercorso diretto fra alimentazione e massa.L’ it b NON è i di d d l t fL’uscita bassa NON è pari a zero ma dipende dal rapporto frale dimensioni del PMOS e degli NMOS

Risulta che:Risulta che:Si ha dissipazione di potenza staticaSi ha una riduzione del minore margine di rumore (in caso diuscita bassa). Infatti per uscita bassa il PMOS e la PDNconducono entrambi, quindi VOL≠0


Logica Combinatoria

Logiche dinamiche



Logiche dinamicheLe logiche dinamiche sono logiche in cui leuscite non sono sempre connesse ad una delleuscite non sono sempre connesse ad una dellealimentazioniL’i f i i t tL’informazione viene temporaneamenteimmagazzinata sotto forma di carica elettrica su

itun capacitoreIn genere sono logiche temporizzate, in cui cioèsi alternano fasi di valutazione della funzionelogica e di memorizzazione sulle capacità


Concetto di base (φn)

φ

F(x1,x2,x3)

φ

PDNx1x

CL

PDNx2x3

φ


Concetto di base (φn): precarica

F( )

PRECARICAφ=0

x

F(x1,x2,x3)

CL

φ=0

Il PMOS è acceso ecortocircuita l’uscita a

PDNx1x2x3

L cortocircuita l uscita aVDD.Lo NMOS è spento edi t di ilx3 interdice il percorsoverso massa.Il capacitore si caricaa VDD.


Concetto di base (φn): valutazione

VALUTAZIONE

F(x1,x2,x3)

VALUTAZIONEφ=1

Il PMOS è t d

xCL

Il PMOS è spento edinterdice il percorsoverso VDD.

PDNx1x2x3

Lo NMOS è acceso edabilita il percorso versomassa.x3 Se la combinazione diingresso è tale dachiudere un percorsochiudere un percorsonella PDN il capacitoresi scarica verso massa.


Concetto baseQuando il segnale φ (detto segnale di clock) èbasso la PDN è disabilitata (lo NMOS apre ilbasso la PDN è disabilitata (lo NMOS apre ilpercorso a massa) ed il PMOS carica la CL inuscita a Vuscita a VDD

Quando φ è alto il PMOS si interdice e la PDN èbilit t i di l’ it t à d 0 (abilitata, quindi l’uscita potrà andare a 0 (se

PDN si chiude) o restare a 1 (altrimenti)Il funzionamento è quindi sincronizzato dalsegnale φ e le operazioni sono divise in 2 fasi

Precarica (φ=0)Valutazione (φ=1)


Concetto di base (φp)

φLa stessa cosa si puòfare con una PUN Leφ fare con una PUN. Lefasi sarannoovviamente invertite.

PUNx1x

ovviamente invertite.

PUNx2x3

F(x1,x2,x3)F(x1,x2,x3)

φCLL


CaratteristicheSono necessari solo N+2 transistorOgni ingresso vede il carico di un solo MOSOgni ingresso vede il carico di un solo MOS.Non è una logica a rapporto.Non c’è dissipazione di potenza statica (il percorsoNon c è dissipazione di potenza statica (il percorsostatico fra VDD e massa è sempre interdetto).La PDN (o PUN) può essere realizzata come nel casoLa PDN (o PUN) può essere realizzata come nel casodel CMOS statico (quindi implementa solo funzioniinvertenti).E’ più veloce e compatta dell’equivalente CMOS statico(meno capacitori parassiti e minor carico dovuto allapresenza di un solo gate anzi che due).


Prestazione staticheIl maggiore problema delle logiche dinamiche èl’immunità al rumorel immunità al rumore.Poiché la commutazione dipende da solitransistor NMOS si può dire che VM VIL e VIHtransistor NMOS si può dire che VM, VIL e VIHcoincidono con VT (tensione di soglia)Questo rende i margini di rumore molto bassiQuesto rende i margini di rumore molto bassiInoltre il fatto che l’uscita alta sia immagazzinatacome carica su una capacità rende il circuitocome carica su una capacità rende il circuitomolto sensibile a disturbi (accoppiamenticapacitivi).p )La presenza di correnti di leakage può scaricareinavvertitamente l’uscita alta.


Soglia logica

Visto che il PMOS èspento l’uscita èdisconnessa da VDD.Basta allora che,VDD

F(x1,x2,x3)all’aumentare di VIN, sicrei un percorsoconduttivo verso massa,0

VTHNMOS acceso

VINCL

conduttivo verso massa,ossia che lo NMOS siaccenda anche di poco(V appena al di sopra

0

(VIN appena al di sopradella tensione di sogliaVTH) perché l’uscita vadaa 0a 0.

Inverter dinamico


Prestazioni dinamicheIl tempo di propagazione LH è zero! Questoperché la fase di precarica pone già a 1 l’uscitaperché la fase di precarica pone già a 1 l uscitaprima ancora della valutazioneIn realtà bisognerebbe tenere contoIn realtà bisognerebbe tenere contodell’incidenza della precarica nel tempo totale divalutazione. In molti progetti però questa fasep g p qpuò essere fatta coincidere con fasi in cuicomunque la logica non dovrebbe funzionare( d i i t i(ad esempio in un processore, mentre avvienela decodifica dell’istruzione) e quindi è realisticopensare che la precarica non incida sul ritardopensare che la precarica non incida sul ritardototale.


Cause di rumoreLe correnti di perdita (leakage) attraverso la PDNpossono scaricare l’uscita quando deve essere altap qdiminuendo l’affidabiltà del circuitoClock feedthrough: il segnale di clock (φ) variarapidamente quindi può per accoppiamento capacitivorapidamente quindi può, per accoppiamento capacitivo,deteriore il segnale alto immagazzinato sulla capacitàCharge sharing: se anche il percorso a massa attraversoCharge sharing: se anche il percorso a massa attraversola PDN non si chiude può capitare che qualche segnaledi ingresso intermedio si chiuda mettendo CL in parallelocon altre capacità e diminuendo il valore altocon altre capacità e diminuendo il valore altoimmagazzinatoIn generale il segnale di uscita più sensibile ai disturbi èIn generale il segnale di uscita più sensibile ai disturbi èquello alto perché è memorizzato sulla capacità senzapercorsi a bassa impedenza verso VDD


LeakageLe correnti di leakage sono dovute alla presenzadei diodi parassiti associati alle diffusioni di draind l PMOS d li NMOS d ll ti di

IDp

del PMOS e degli NMOS ed alla correnti disottosoglia.Tali correnti tendono a scaricare (caricare nel

φ

ZIDn

caso di IDp) il capacitore.A seconda di quale corrente prevale, l’uscitatenderà a scaricarsi (o caricarsi) in un tempo

AZ

IS

( ) pragionevolmente lungo.Sarà necessario ripartire con una nuova fase diprecarica/valutazione prima che la scarica

φIS precarica/valutazione prima che la scarica

(carica) porti la tensione di uscita al di sotto dellasoglia logica del circuito successivo.Questo impone un limite inferiore alla frequenzaInverter dinamico Questo impone un limite inferiore alla frequenzadi funzionamento del circuito dinamico (minimafrequenza di funzionamento).

Inverter dinamico


Charge sharingSe durante la fase di precarica A e B sono entrambi bassi, il PMOS sarà ingrado di caricare il solo capacitore CL (Ca è isolato a causa del NMOSspento).S f ( OS )Se durante la fase di valutazione (con il PMOS spento) B rimane basso(quindi interdice il percorso verso massa, imponendo che l’uscita resti alta)ma A diventa alto, il capacitore Ca viene messo in parallelo con CL ed i duecapacitori devono quindi condividere la stessa carica elettrica che si

di t ib i t bi

φ

Z redistribuisce su entrambi.Per la conservazione della carica elettrica, la carica presente in CL primadella commutazione di A (Q0= CL VDD) deve ora essere presente sulcapacitore totale dato dalla somma dei due (sono in parallelo). Poiché la

i è l t il it è di d bi t l

AZCL

carica è la stessa, ma il capacitore è diverso, deve essere cambiata latensione:Q1 = (CL + Ca) VOUTQ1 = Q0 => VOUT = CL / (CL + Ca) VDD( t b h t è l il l ì l l t è i f i VDD di l

B Ca

(nota bene che questo è vero solo se il valore così calcolato è inferiore a VDD di almeno unasoglia, altrimenti lo NMOS pilotato da B si spegnerebbe e non sarebbe più vero che i duecapacitori sono esattamente in parallelo)Questo impone un minimo valore del rapporto fra i due capacitori pergarantire che VOUT non scenda sotto la soglia logica del circuito seguente.

φ

g OUT g g gOvviamente, più complessa è la porta logica, maggiore è il numero ditranistor, quindi maggiore la capacità complessiva Ca, dunque più difficileevitare il problema del charge sharing.

Porta NAND dinamica


Porta NAND dinamica

Logiche dinamiche in cascata (1)Mettere due blocchi in cascata può comportare problemidi distruzione del segnaledi distruzione del segnale

Se in corrispondenza degliingressi deve essere OUT1=0

OUT1φ φ

OUT2

(e OUT2=1) possono verificarsiproblemi.

Infatti all’inizio della valutazione

PDNx1x2 PDNx4

Infatti all inizio della valutazioneOUT1=1 (precarica). Talevalore potrebbe farecommutare OUT2 a 0 se la2x3

φ

x4x5

φ

commutare OUT2 a 0 se laPDN1 non è abbastanza velocenello scaricare OUT1

φ φ


Logiche dinamiche in cascata (2)Esempio

OUT1 = (AB)’( )OUT2 = ( OUT1 + C)’ = ( (AB)’ + C)’

Questo circuito ha dei

OUT1φ φ

OUT2

Questo circuito ha deipotenziali problemi peralcune combinazioni incui l’uscita deve essere

AC

cui l uscita deve esserealta.

Ad esempio, labi i A 1 B 1

BC combinazione A=1, B=1,

C=0.

In tali condizioniφ φ dovrebbe essere

OUT1=0 e OUT2=1.


Logiche dinamiche in cascata (3)A=1, B=1, C=0

In precarica risulta OUT1=1 e OUT2=1.pAl termine della precarica inizia la valutazione.

All’inizio della valutazione si

OUT1φ φ

OUT2chiudono M4 e M8.

Poiché OUT1 è precaricato a 1 sichiude il percorso M6-M8 che tende

M1 M5

AC

chiude il percorso M6-M8 che tendea scaricare OUT2.

Contemporaneamente si chiude ilM2

BC percorso M2-M3-M4 che scarica

OUT1.

Nel funzionamento corretto, quando

M3M6 M7

φ φe u o a e to co etto, qua do

OUT1 va a 0 apre il percorso M6-M8lasciando OUT2 a 1 come deveessere.

M4 M8


Logiche dinamiche in cascata (4)Possibile malfunzionamento

Se la scarica attraverso ilSe a sca ca att a e sopercorso M6-M8 è più velocedella scarica attraverso M2-M3-M4 il nodo OUT2 si

OUT1φ φ

OUT2

M3-M4, il nodo OUT2 siscarica prima che OUT1 vadaa 0.M1 M5

AC

Una volta che OUT2 si èscaricato, l’uscita risulterà 0 enon sarà più possibile riportarla

M2

BC non sarà più possibile riportarla

a 1 perché M5 è spento.

Dunque nel momento in cuiM3

M6 M7

φ φ OUT1 arriverà finalmente a 0,l’uscita OUT2 saràerroneamente pari a 0.

M4 M8


p

Logica DOMINOUna possibile soluzione al problema è offertadalle logiche DOMINOdalle logiche DOMINO

La presenza dell’inverterimpedisce che OUT1=1 inprecarica scarichi

OUT1φ φ

OUT2

precarica scarichiinavvertitamente OUT2.

Infatti quando OUT1 èprecaricato a 1 in ingresso

PDNx1x2 PDNx4

precaricato a 1 in ingressoalla PDN di OUT2 c’è uno 0che NON può chiuderepercorsi di scarica2x3

φ

x4x5

φ

percorsi di scarica.

La logica è detta dominoperché la valutazione dellaφ φ prima PDN innescal’eventuale commutazionedella seconda PDN e così via


Logiche DOMINO: caratteristichePossono implementare solo funzioni noninvertenti (per la presenza dell’inverter)invertenti (per la presenza dell inverter)Sono molto compatte e velociVengono utilizzate nella realizzazione di blocchilogici critici (ALU di processori ad alteprestazioni)


Logica np-CMOSUna altra possibile soluzione al problema èofferta dalle logiche np CMOSofferta dalle logiche np-CMOS

Quando (in precarica)OUT1=1 la rete PUN di

OUT1φ φ’

OUT2 sarà sicuramentedisabilitata (un 1 iningresso su dei PMOS

PDNx1x2 PUNx4

NON può chiuderepercorsi di carica) quindiall’inizio della

l t i i2x3

φ

x4x5

φ’ OUT2

valutazione non cipossono essere erroriindesiderati.

φ φ


Logiche np-CMOS: caratteristicheSono ancora più veloci delle DOMINO (per viadell’eliminazione dell’inverter fra i due blocchidell eliminazione dell inverter fra i due blocchidinamici).D l d i l t i i lt dDanno luogo ad implementazioni molto dense ecompatte.Vengono utilizzate nella realizzazione di blocchilogici critici (ALU di processori ad alteprestazioni).


Logica Combinatoria

Logica a pass-transistor



Logica a pass-transistorVisto che un MOS è equivalente ad un interuttore si può pensare direalizzare una funzione logica semplicemente scegliendo, aseconda della combinazione in ingresso cosa fare passare in uscitaseconda della combinazione in ingresso, cosa fare passare in uscitafra 1 e 0E’ NECESSARIO che almeno uno dei percorsi sia chiuso in modoh il l d ll’ it i d t i t i i i t tche il valore dell’uscita sia determinato in ogni istante

xRete di

interruttori

x1x2x3

F(x1,x2,x3)

x3

Può essere sostituito da un semplice buffer cioè unaPuò essere sostituito da un semplice buffer, cioè unaporta non invertente col solo compito di isolare l’uscitadall’ingresso (un buffer NON invertente sono 2 inverter in

t )


cascata).

EsempioLa porta F=AB può essere realizzata così:

S B 1 A ( i di 0 1

AB

F=AB

Se B=1 passa A (quindi 0 o 1 aseconda del valore di A). Ilsecondo percorso è necessario

BB’

per garantire una logica statica,cioè un percorso a bassaimpedenza fra l’uscita e 0 o

La porta F=(AB)’ può essere realizzata così:

pVDD per qualunqueconfigurazione di ingresso

La porta F=(AB) può essere realizzata così:

AB

A

BB’

F=(AB)’


B

Esempio: multiplexerLa logica a pass-transistor è particolarmente adatta allarealizzazione di multiplexerpNel caso di un multiplexer 2x1 (due ingressi A e B e 1ingresso di selezione S), la cui espressione logica èF=AS’+BS si ha la seguente implementazione:F=AS’+BS si ha la seguente implementazione:

AS’

F AS’+BS

Se S=0 passa A (quindi 0o 1 a seconda del valoreA

BS

F=AS’+BS di A). Se S=1 passa B(quindi 0 o 1 a secondadel valore di B).)


Esempio: multiplexer 4x1Nel caso di un multiplexer 4x1 (mux4x1) in cuigli ingressi di selezione sono 2 bit (S1 e S0):gli ingressi di selezione sono 2 bit (S1 e S0):

AS0’ S1’

A

BZ=AS0’S1’+BS0S1’+CS0’S1+DS0S1

S0 S1’B 0 1 0 1 0 1 0 1

CS0’ S1

Se S1S0=00 passa A

Se S1S0=01 passa B

C

DS0 S1 1 0 p

Se S1S0=10 passa C

Se S1S0=11 passa D

D


Se S1S0 11 passa D

Logica a pass-transistor: sintesiIl meccanismo è quello di costruire un diversopercorso per le varie combinazioni di ingressipercorso per le varie combinazioni di ingressi(non necessariamente tutte, ma quellemutuamente esclusive)mutuamente esclusive).A seconda della combinazione di ingresso uno

d l d i i i hi d àed uno solo dei percorsi si chiuderà.Tale percorso porterà in uscita uno degliingressiIl meccanismo è particolarmente indicato nellaprealizzazione di circuiti di selezione (come imutliplexer)


p )

Realizzazione degli switchGli interruttori potrebbero essere realizzati con deisingoli MOS.singoli MOS.

A AV VX Y X Y

VGS VGS

ID IDSe Y<X Se Y>X

Il transistor MOS è un dispositivo simmetrico, dunque non si può definire uno dei dueterminali souce o drain senza sapere il verso della corrente.

Se Y<X Se Y>X

terminali souce o drain senza sapere il verso della corrente.

Il source è il terminale verso cui è diretta la corrente. Dunque a seconda di come scorre lacorrente cambia la caduta di potenziale che devo considerare (VGS) per verificare se iltransistor è acceso o spento.


transistor è acceso o spento.

Realizzazione degli switchUn singolo transitor non è in grado di trasferire in modoperfetto l’informazione.perfetto l informazione.

A=VDDV

In questo caso, infatti:VGS = VDD – Y

VDD Y

VGS Il transistor si spegne quando:

V < V

ID

VGS < VTH

Ossia

Lo NMOS ha problemi nel trasferire le tensioni alte La

Y > VDD – VTH

Lo NMOS ha problemi nel trasferire le tensioni alte. Lamassima tensione che compare su Y prima che lo switch siinterdica è VDD – VTH


interdica è VDD VTH

Realizzazione degli switchIl PMOS ha evidentemente il problema opposto.

A=0V

In questo caso, infatti:VSG = Y – 0 = Y

0 Y

VSG Il transistor si spegne quando:

V < VY

ID

VSG < VTH

Ossia

Il PMOS ha problemi nel trasferire le tensioni basse La

Y < VTH

Il PMOS ha problemi nel trasferire le tensioni basse. Laminima tensione che compare su Y prima che lo switch siinterdica è VTH


interdica è VTH

Problemi con switch singoliUn 1 “sporco” causa un consumo di potenza staticonell’inverter che segue l’interruttore. Infatti il PMOS sarànell inverter che segue l interruttore. Infatti il PMOS saràsull’orlo della conduzione ed avrà una corrente non nulla

Y=VDD- VTH

A=VDD

X=VDD CIshort


Transmission gateLa soluzione al problema è l’uso dei transmission gate

A

X YX Y

A’ Simbolo

Il PMOS è pilotato dal segnale di ingresso del NMOSi tit Il PMOS i di li 1 “ ”invertito. Il PMOS si occupa di correggere gli 1 “sporco”e lo NMOS di correggere gli 0 “sporchi”.Svantaggi: ho bisogno del PMOS e del segnale invertito


Svantaggi: ho bisogno del PMOS e del segnale invertito

Esempio: multiplexerRealizzazione di un multiplexer a 2 ingressi (un bloccoche, in base ad un segnale di selezione S sceglie seche, in base ad un segnale di selezione S sceglie sefare passare A o B)

SSA

F=(AS+BS’)’S’

B

S


Esempio: XORE’ possibile realizzare un XOR con soli 4 transistor Btransistor

F=(AB’+A’B)

B

Non VDD ! ( )

B’

DD

Se B=1 l’uscitae A’B

A A Se B=0 l’uscitaè A (l’inverter è

B

(disabilitato)

B’

Non 0 !


B’

Tempo di propagazioneSi usa il solito metodo e si sostituiscono i MOScon resistenze equivalenti (R )con resistenze equivalenti (Ron)Si utilizza il metodo di Elmore (esattamente

li lt i i iti i ti) l l lcome per gli altri circuiti visti) per calcolare lacostante di tempo da cui si ricava il tempo di

i ( )propagazione (τ)Al valore così calcolato (il tempo dipropagazione attraverso la rete di switch)bisogna aggiungere il tempo di propagazionedel buffer (invertente o non invertente)

tp = 0.69τ + tp,buffTempo di propagazione del buffer in cascata


cascata

Tempo di propagazioneSi dimostra (col modello di Elmore) che, in una catena di switch il tempo di propagazione è:catena di switch il tempo di propagazione è:

C C C

)1( +NN2

)1(69.0 +=

NNCRt eqpN: numero interruttori


Implementazione con soli NMOSL’implementazione con soli NMOS (che risolve ilproblema di dovere avere a disposizione tutti iproblema di dovere avere a disposizione tutti isegnali di ingresso negati) è possibile usando illevel restorerlevel restorer

Quando passa un1 è sufficiente che

A=5il nodo Y siaabbastanza altod f t

X=5da fare commutarel’inverter peraccendere il level-

Y

accendere il levelrestore che portaY stesso a VDD


DD

Porte tri-state

Porte logiche bidirezionali



Alta impedenzaIl segnale in alta impedenza (Z) è utilizzato pergestire bus bidirezionali:gestire bus bidirezionali:

Unità 1 Unità 2

BUS

Se l’Unità 1 (ad esempio il processore) deve potereinviare/ricevere dati a/da l’Unità 2 (ad esempio lainviare/ricevere dati a/da l Unità 2 (ad esempio lamemoria) è necessario che entrambe siano in grado dipilotare lo stesso bus.


Alta impedenzaQuando una delle due unità pilota il bus (cioè tenta di imporne ilvalore di tensione) l’altra lo deve rilasciare (ossia mettersi in altaimpedenza) in modo da non generare confitti Altrimenti si avrebbeimpedenza) in modo da non generare confitti. Altrimenti si avrebbela situazione in figura con un corto-circuito fra alimentazione emassa e l’impossibilità di stabilire la tensione d’uscita del bus (chepotrebbe essere anche VDD/2 a seconda del dimensionamento deipotrebbe essere anche VDD/2 a seconda del dimensionamento deitransistor).

1 01 0


Alta impedenzaDa un punto di vista circuitalel’alta impedenza si puòp pimplementare così.

EN=1 la porta è abilitata e

EN’

EN=1 la porta è abilitata erappresenta un inverter

IN OUTEN=0 il pmos in alto e lonmos in basso sono interdettie l’uscita è in alta impedenza

IN OUT

e l’uscita è in alta impedenza(non c’è percorso né versomassa né verso VDD)EN DD)Questa porta è detta tri-state(ha tre stati logici: 0,1 e Z)


Date post:	15-Feb-2019
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05ed comb cmos.ppt [modalità compatibilità] - diee.unica.it · (10) Procedo con i blocchi...

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