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Progetto di compressori in logica MOS a commutazione di corrente
per circuiti moltiplicatori ad elevate prestazioni
Progetto di compressori in logica MOS a commutazione di corrente
per circuiti moltiplicatori ad elevate prestazioni
Tesista:Daniela Di Sclafani
Università degli Studi di PalermoUniversità degli Studi di PalermoFacoltà di IngegneriaFacoltà di Ingegneria
Dipartimento di Ingegneria Elettrica, Elettronica e delle TelecomunicazioniDipartimento di Ingegneria Elettrica, Elettronica e delle Telecomunicazioni
Anno Accademico 2009/2010Anno Accademico 2009/2010
Relatore:Prof. Ing. Giuseppe Caruso
22/07/2010‘Progetto di compressori in logica MOS a commutazione di corrente
per circuiti moltiplicatori ad elevate prestazioni’ di Daniela Di Sclafani
OBIETTIVI
Utilizzo della logica differenziale MCML (MOS current-mode logic)
Progetto delle architetture di compressori: 3-2 A1 3-2 A2 3-2 A3 4-2 A1 4-2 A2 4-2 A3 5-2 A1 5-2 A2 5-2 A3
Analisi e valutazione delle prestazioni delle diverse architetture
22/07/2010‘Progetto di compressori in logica MOS a commutazione di corrente
per circuiti moltiplicatori ad elevate prestazioni’ di Daniela Di Sclafani
AMBIENTE di LAVORO
LTSpice IV
Microwind 2.0
22/07/2010‘Progetto di compressori in logica MOS a commutazione di corrente
per circuiti moltiplicatori ad elevate prestazioni’ di Daniela Di Sclafani
LA MOLTIPLICAZIONE
1. Generazione dei prodotti parziali
2. Accumulazione dei prodotti
3. Somma finale
prodotto finale prodotto finale pp00pp11pp22pp33pp44pp55pp66
aa00bb22aa11bb22aa22bb22aa33bb22++
aa00bb11aa11bb11aa22bb11aa33bb11
prodotti parziali prodotti parziali aa00bb00aa11bb00aa22bb00aa33bb00
moltiplicatore (N bit)moltiplicatore (N bit)bb00bb11bb22xx
moltiplicando (M bit)moltiplicando (M bit)aa00aa11aa22aa33
22/07/2010‘Progetto di compressori in logica MOS a commutazione di corrente
per circuiti moltiplicatori ad elevate prestazioni’ di Daniela Di Sclafani
3-23-2
COMPRESSORI progettati
4-24-2
5-25-2
Compressore 3-2 = Full-Adder
X1+X2+X3=Sum+2·Carry
Compressore 4-2 X1+X2+X3+X4+Cin =
=Sum+2·(Carry+Cout)
Compressore 5-2 X1+X2+X3+X4+X5+Cin1+Cin2 =
=Sum+2·(Carry+Cout1+Cout2)
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COMPRESSORE 3-2
(a) Architettura 1
(b) Architettura 2
(c) Architettura 3
3-23-2
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per circuiti moltiplicatori ad elevate prestazioni’ di Daniela Di Sclafani
COMPRESSORE 4-2 4-24-2
(a) Architettura 1
(b) Architettura 2
(c) Architettura 3
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per circuiti moltiplicatori ad elevate prestazioni’ di Daniela Di Sclafani
COMPRESSORE 5-2 5-25-2
(a) Architettura 1
(b) Architettura 2
(c) Architettura 3
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per circuiti moltiplicatori ad elevate prestazioni’ di Daniela Di Sclafani
LA LOGICA MCML
VANTAGGI RISPETTO VANTAGGI RISPETTO ALLA LOGICA FCMOSALLA LOGICA FCMOS
Consumo di potenza << ad alta frequenza
Rumore << durante le commutazioni
Migliore integrità del segnale
2 resistenze di pull-up
rete di pull-down
generatore di corrente
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LIBRERIA progettata
Tecnologia Tecnologia CMOS CMOS 0,18μm 0,18μm della della TSMCTSMC
BSIM3v3 (LEVEL 49)
VVDDDD = 1,8V = 1,8V ΔΔV = 0,4V V = 0,4V IIBB = 55μA = 55μA AAV V = 2= 2
Porte a due ingressi: XOR MUX
Porte a tre ingressi: XOR CGEN
Invertitore Specchio di corrente
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LIBRERIA: progetto dei layout
Regole di progetto della tecnologia CMOS 180nm: TSMC180nm.rulTSMC180nm.rul
Accorgimenti:: Strutture simmetriche Gate orizzontali Collegamenti lunghi in metal1 Assenza di linee metalliche sopra le regioni
attive di gate
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XOR a tre ingressiXORXOR
11
7
11
7 λλ
1° 1° livellolivello
2° 2° livellolivello
3° 3° livellolivello
Vo = = Sum
PD
NP
DN
PMOSPMOS
Generatore Generatore di correntedi corrente
321 XXX
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CGEN (GENeratore di Carry)
CGENCGEN
Vo = X1∙X2+X2∙X3+X1∙X3 = Carry
PD
NP
DN
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XOR a due ingressi XORXOR
1° 1° livellolivello
2° 2° livellolivello
Vo =
PD
NP
DN
BA
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MUX a due ingressiMUXMUX
Carry = 121321 XXXXXX
PD
NP
DN
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RITARDI delle celle
0
20
40
60
80
100
120
140
[ps]
XOR2 XOR3 MUX CGEN
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LAYOUT dei COMPRESSORI
Linee parallele per il segnale diretto ed il suo complementato
Capacità all’incirca uguali per le linee del segnale diretto e complementato
Segnali in ritardo pilotano i transistor dei livelli più bassi
Ottimizzazione dell’area
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LAYOUT 3-2 A1 A3A2
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LAYOUT 4-2 A1
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LAYOUT 5-2 A1
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SETUP di MISURA
Compressori in cascata Buffer agli ingressi e alle uscite Individuazione del percorso critico
Ritardi dei segnali di uscita del Device Under TestDevice Under Test Alimentazione VDD_t per il D.U.T.
Potenza dissipata dal compressore
5-2 A15-2 A1 5-2 A15-2 A1 5-2 A15-2 A1
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RITARDI di PROPAGAZIONE
Tp Sum
0
100
200
300
400
500
600
700
3-2 4-2 5-2
[ps]
Arch.1
Arch.2
Arch.3
Tp Carry
0
100
200
300
400
500
600
700
3-2 4-2 5-2
[ps]
Arch.1
Arch.2
Arch.3
Tp Sum
0
100
200
300
400
500
600
700
3-2 4-2 5-2
[ps
] Arch.1
Arch.2
Arch.3
Tp Carry
0
100
200
300
400
500
600
700
3-2 4-2 5-2
[ps
] Arch.1
Arch.2
Arch.3
Post-layout – Pre-layout = 16%
A1 A1 - 33% - 33%
Pre
-lay
ou
tP
ost
-lay
ou
t
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POTENZE
Power
0
100
200
300
400
500
600
700
800
900
1000
3-2 4-2 5-2
[μW]
Arch.1
Arch.2
Arch.3
A1 A1 - 35% - 35%
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AREE
Aree
0
200
400
600
800
1000
1200
1400
1600
3-2 4-2 5-2
[μm
²] Arch.1
Arch.2
Arch.3
A1 A1 - 43% - 43%
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LAYOUT 7-2 A1 7-27-2
X1 X2 X3 X4 X5 X6 X7
SumCarry
Cin1
Cin2
Cout1
Cout2
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Ringraziamenti
Relatore:
Prof. Ing. Giuseppe Caruso
La mia famiglia e G.